• Start
  • Abteilungen print
  • System Design print
  • Design & Testmethodik

Design & Testmethodik

Forschungsfelder

     

  • Fehlertolerante und strahlungsharte Design-Methoden

    • Adaptive Methoden für fehlertolerantes Design

  • Neue Design-Methoden

    • Asynchron- und GALS-Design
    • Low-power Design-Methoden
    • High-speed-differential Design

  • Design-for-Testability und Test-Methoden
  • Entwurf von Kommunikations-Systemen für Weltraum- und Automotive-Anwendungen

    • Satellitenkommunikationssysteme
    • TPMS-Sensoren für Verkehrsmanagementsysteme

  •  

Service

     

  • ASIC-Entwurf
  • Test von digitalen und mixed-signal SoCs
  • Leiterplattenentwurf
  •  

Fehlertolerante- und strahlungsharte Designmethoden

Forschungsziel ist die Entwicklung von strahlenharten Schaltungen und ASICs, ein entsprechender Designflow sowie Methoden für fehlertolerantes und Dependable-Computing. Unsere Aktivitäten umfassen die Mitarbeit in verschiedenen Projekten. Beendete Projekte: Middleware-Switch-ASIC (DLR), VHiSSi (FP7) und ZUSYS-Graduiertenschule (2 Dissertationen). Laufende Projekte sind: RTU-ASIC-Entwicklungs (Industrie), Different (FP7), Chirp IC (Max-Planck-Gesellschaft), MOTARO (DFG über BTU-CS) sowie Projekte, die in 2015 starten: SEPHY (H2020) und LIBRA (EUROSTARS).

 

Wichtige Ergebnisse sind die Entwicklung einer adaptiven, fehlertoleranten Multi-Core-Processing-Plattform und des entsprechenden FMP-ASICs (0.13 um CMOS) sowie ein komplexer Middleware-Switch-ASIC (0.25 um CMOS). Darüber hinaus wurden erweiterte Methoden für einen Dependable-non-volatile-Memory-Control-Chip mit selektiver Fehlertoleranz erforscht. Das IHP hat erfolgreich am EU-Projekt VHiSSi teilgenommen, welches einen SpaceFibre-Switch-ASIC in 130 nm-Technologie für Weltraumanwendungen entwickelt hat, welcher einen seriellen Linkdurchsatz von 3.25 Gbps erreicht. Nicht zuletzt wurde eine Methode für den Schutz von Pipeline-Schaltungen gegen Soft-Fehler erarbeitet sowie für einen System-level-latch-up-Schutz vorgeschlagen. Diese Arbeit ist verbunden mit der Entwicklung eines "strahlungs-harten" Entwurfsprozesses und einer Digitalbibliothek für 0.25 um und 0.13 um mit Fokus auf Fehlertoleranz mittels TMR-Flip-Flops und einer vollständig entwickelten Methodik für deren Anwendung im Standardentwurfsprozess. Diese Aktivitäten sind Teil der laufenden Evaluation der IHP-Technologie für strahlungsharte Anwendungen.

 

Highlight: Es wurde ein Konzept für eine adaptive, fehlertolerante Multi-Core Computing-Plattform entwickelt. Zur Erhöhung der Lebensdauer eines Multi-Prozessors wurde eine spezielle youngest-first-scheduling-Methode vorgeschlagen. Es konnte gezeigt werden, dass mit dieser Methode im Vergleich zu herkömmlichen Methoden die Systemlebensdauer um bis zu 31% gesteigert werden konnte. Zur Verifizierung des Systems wurde ein komplexer 8-Core-Prozessor FMP-Chip in 130 nm produziert und erfolgreich getestet.

 

Ein weiteres Highlight unserer Aktivitäten ist die Implementierung eines Middleware-Switch-Chips, welcher das Schlüsselbauteil eines SCAN-Systems (SpaceCraft Area Network) darstellt. Dies ist ein Crossbar-Switch für 6 simultane High-speed-Kanäle bei 50 Mbit/s, mit 16 zusätzlichen DMA-Kanälen für Low-speed-Geräte (RS-232, RS-422, RS-485). Der Chip unterstützt die Betriebsmodie: Broadcast / Multicast sowie Point-to-Point (Subscriber-Transmissions-Modell). Dieser ASIC ist in einer 0.25 um-CMOS-Technologie mit einer Chipfläche von 64 mm2 und einer maximalen Taktfrequenz von 100 MHz implementiert.

Abb. 1: Blockdiagramm der adaptiven, fehlertoleranten Multi-Core-Processing-Plattform

Abb. 2: Chipfoto der adaptiven, fehlertoleranten Multi-Core-Processing-Plattform

Neue Design-Methodologien

Abb. 3: CAD-Entwurfsprozess und CAD-Tool für Design-Preconditioning und Switching-Noise-Evaluation

Forschungsziele sind die Weiterentwicklung von Designparadigmen (Asynchron- und GALS-Technologie) für eine bessere Systemintegration, Designtechnologien zur Reduzierung des EMI- und Substratrauschens, Low-power-Designmethoden sowie Hochgeschwindigkeits-Differential-Design. Unsere Aktivitäten sind verbunden mit mehr als 10 Jahren Erfahrung im Forschungsfeld sowie durch Beteiligung in verschiedenen beendeten Projekten: ASPIDA (FP5), GALAXY (FP7, IHP als Koordinator), SUCCESS (FP7, IHP als Koordinator), GAELS (ESPRC, IHP als externer Mitarbeiter), IC-NAO (EUROSTARS) sowie im laufenden GASEBO-Projekt (DFG über BT-CS).

 

Wichtige Ergebnisse sind CAD-Werkzeuge zur Evaluation des Schaltungs­rauschens (switching noise), zum Design-Preconditioning und zur Abschätzung für GALS-Systeme und synchrone Schaltungen, ein neuer auf der GALS-Methode basierender und schaltbarer Takt, eine auf GALS basierende Methodik zur Reduzierung des EMI- und Substrat-Rauschens und die praktische Demonstration in verschiedenen Systemen: Moonrake - Gigabit-OFDM-Sender (40 nm CMOS), Lighthouse - Integriertes GALS-Radarmodul (130 nm CMOS), SCREAMER - Low-noise-Test-ASIC, welcher funktional einen Trusted-Sensor-Node darstellt (130 nm CMOS).

 

Das Highlight unserer GALS-Aktivitäten ist der Moonrake-Chip, ein GALS- sowie Synchroner-OFDM-Gigabit-Sender für das 60 GHz-Band. Dies ist ein Chip mit 16 Millionen Gatteräquivalenten (9 mm2), welcher 2010 mit einem TSMC 40-nm CMOS-Prozess produziert wurde. Mit der IHP-spezifischen GALS-Methodologie haben wir eine Flächenreduktion von 4.7% erreicht, eine Senkung der Leistungsaufnahme um 8.2% sowie eine EMI-Reduktion um bis zu 26 dB im Vergleich zur entsprechenden synchronen Variante.

Abb. 4: Moonrake-Chip; Chipfoto und Regebnisse

Abb. 5: Messergebnisse der Vorteile des GALS-Design

Design-for-Testability und Test-Methodik

Abb. 6: Blockdiagramm des NoTePAD-Testprocessors

Das Forschungsziel liegt auf einem Konzept für den Funktionaltest asynchroner Schaltungen, um die Testbarkeit zu erhöhen und die Fehlersuche in derlei Designs zu ermöglichen. Asynchrone Techniken und GALS-Design-Techniken gehören bereits seit einigen Jahren zu den Aktivitäten der Gruppe. Mit unserem Testkonzept tragen wir erheblich zur Etablierung des asynchronen Designs als eine Schlüsseltechnologie zukünftiger integrierter Schaltungen bei.

 

Ein wichtiges Ergebnis ist eine komplette Arbeitsumgebung, welche das Konzept des Funktionaltests für asynchrone Designs implementiert. Es umfasst einen Testprozessor, genannt "NoTePAD", welcher generische Schnittstellen für asynchrone Handshake-Schaltungen bereitstellt. Daneben wurde ein Arbeitsablauf (workflow) sowie eine Werkzeugkette (tool-chain) implementiert. Hierbei basiert der gesamte Arbeitsablauf auf der Standard-Funktional-Simulation des Designs mit kommerziellen Standardwerzeugen. Darüber hinaus wurde ein spezielles Testpatternformat zur Beschreibung elastischer Test-Sequencen entwickelt.

 

Highlight ist das entwickelte Testprozessorkonzept und seine NoTePAD-Realisierung. Dies ist ein Durchbruch im asynchronen Schaltungstest durch einen hochflexiblen Funktionaltest mit der Fehlersuch-Plattform, was so bislang nicht exisiert hat.

Ausgewählte Publikationen

1. V. Petrovic , G. Schoof, Z. Stamenkovic, “Fault-tolerant TMR and DMR circuits with latchup protection switches”, Journal Paper - Microelectronics Reliability, Volume 54, Issue 8, Pages 1613-1626, August 2014 Elsevier Ltd.

2. M. Krstic, X. Fan, E. Grass, L. Benini, M. R. Kakoee, C. Heer, B. Sanders, A. Strano, D. Bertozzi, Evaluation of GALS Methods in scaled CMOS Technology – Moonrake Chip Experience, International Journal of Embedded and Real-Time Communication Systems (IJERTCS), 2012, Vol. 3. Iss.4, pp 1-18, DOI: 10.4018/jertcs.2012100101

3. M. Krstić, T. Krol, X. Fan, E. Grass, Reducing EMI using GALS Approach, Journal of Low-Power Electronics, JOLPE - Vol. 6, N° 1, April 2010 - Special Section on PATMOS'09, American Scientific Publishers, Volume 6, Number 1, April 2010, pp. 181-191(11).

4. M. Krstić, E. Grass, F. Gürkaynak, P. Vivet, Globally Asynchronous, Locally Synchronous Circuits: Overview & Outlook, IEEE Design & Test of Computers, Vol. 24, No. 5. September-October 2007, pp. 430-441.

5. V. Petrovic, G. Schoof, M. Krstic, Verbesserter TMR-Strahlungsschutz für ASIC-Layouts, 27. Gesellschaft für Informatik / VDE/VDI-Gesellschaft Mikroelektronik, Mikrosystem- und Feinwerktechnik / Informationstechnische Gesellschaft im VDE – Workshop, Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ 2015).

6. N. Savic, M. Junghans, M. Krstic, Evaluating Tire Pressure Monitoring System for Traffic Management Purposes – Simulation study, 17th International IEEE Conference on Intelligent Transportation Systems - ITSC 2014, Qingdao, China, October 8-11, 2014.

7. O. Schrape, M. Appel, F. Winkler, M. Krstic, Low-Power Design Methodology for CML and ECL Circuits, 24th International Workshop on Power and Timing Modeling, Optimization and Simulation (PATMOS 2014), Palma de Mallorca, Spain.

8. A. Simevski, R. Kraemer, M. Krstic, Investigating core-level N-modular redundancy in multiprocessors, 8th IEEE 8th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC-14) September 23-25, 2014, Aizu-Wakamatsu, Japan.

9. A. Simevski, R. Kraemer; M. Krstic, Increasing multiprocessor lifetime by Youngest-First Round-Robin core gating patterns, NASA/ESA Adaptive Hardware and Systems conference (AHS-2014), Leicester, 2014.

10. M. Krstic, S. Weidling, V. Petrovic, M. Gössel, Improved Circuitry for Soft Error Correction in Combinational Logic in Pipelined Designs, IEEE International On-Line Testing Symposium 2014.

11. S. Zeidler, M. Goderbauer, M. Krstic, Design of a Low-Power Asynchronous Elliptic Curve Cryptography Coprocessor, IEEE International Conference on Electronics, Circuits, and Systems (ICECS), Abu Dhabi, UAE, Dec, 2013.

12. A. Simevski, R. Kraemer; M. Krstic, Automated Integration of Fault Injection into the ASIC Design Flow, 16th IEEE Symp. Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT 2013), New York, USA.

13. X. Fan, O. Schrape, M. Marinkovic, P. Dähnert, M. Krstic, E. Grass, Optimal GALS Design for Spectral Peak Attenuation on Digital Switching Current, IEEE ASYNC 2013, Santa Monica, USA.

14. S. Zeidler, C. Wolf, M. Krstic, R. Kraemer, Functional Pattern Generation for Asynchronous Designs in a Test Processor Environment, IEEE Asian Test Symposium 2012.

15. A. Simevski, E. Hadzieva, R. Kraemer, M. Krstic, Scalable Design of a Programmable NMR Voter with Inputs’ State Descriptor and Self-checking capability, 2012 NASA/ESA Conference on Adaptive Hardware and Systems (AHS-2012).

16. X. Fan, M. Krstic, E. Grass, Performance analysis of GALS datalink based on pausible clocking scheme, IEEE International Symposium on Asynchronous Circuits and Systems (ASYNC) 2012.

17. X. Fan, M. Krstić, E. Grass, B. Sanders, C. Heer, Exploring Pausible Clocking Based GALS Design for 40-nm System Integration, DATE 2012.

18. X. Fan, M. Krstic, C. Wolf, E. Grass, GALS Design for On-Chip Ground Bounce Suppression, 17th IEEE International Symposium on Asynchronous Circuits and Systems, ASYNC 2011.

19. X. Fan, M. Krstic, T. Krol, C. Wolf, E. Grass, A GALS FFT Processor with Clock Modulation for Low-EMI Applications, In Proc. ASAP 2010 - 21st IEEE International Conference on Application-specific Systems, Architectures and Processors, July 7-9, 2010 Rennes, France.

20. X. Fan, M. Krstić, E. Grass, Analysis and Optimization of Pausible Clocking based GALS Design, In Proc. of XXVII IEEE International Conference on Computer Design (ICCD) 2009, Resort at Squaw Creek, Lake Tahoe, California, pp 358-365, "Best Paper" award.

Kontakt

Prof. Dr. Milos Krstic

 

IHP

Im Technologiepark 25

15236 Frankfurt (Oder)

Deutschland

Tel: +49 335 5625 729

Projekte

Design-for-Testability

Forschung für testbare Designs

DIFFERENT

DIgital beam Forming For low-cost multi-static spacE-boRnEsyNtheticaperTure radars

LIBRA

Entwicklung einer strahlenharten Mixed-Signal Bibliothek für die Kommerzialisierung raumfahrttauglicher ICs

MPL

Modulare Prozessor-Bibliothek

SPAD

Entwicklung eines weltraumqualifizierten Analog-Digital-Wandlers

Das Gebäude und die Infrastruktur des IHP wurden finanziert vom Europäischen Fonds für regionale Entwicklung, von der Bundesregierung und vom Land Brandenburg.