Fast Design-Enablement

Wir unterstützen IHP-Designer, externe Projektpartner und Kunden dabei, ihren Designzyklus von der Designidee bis zum erfolgreichen TAPE OUT zu beschleunigen.

Für unsere qualifizierten Technologien bieten wir getestete und zuverlässige Prozess Design Kits (PDKs) innerhalb modernster elektronischer und optischer Design-​Plattformen. Dies ermöglicht es Designern, in ihren Projekten, gleich ob Produktion, Fallstudie oder Forschung, im ersten TAPE OUT funktionierendes Silizium zu erhalten.

IHP-​Standard-Design-Kits unterstützen RF-​MMIC-Designs, Mixed-​Signal-Designs und einen digitalen Design-​Flow. Spezielle Tools unterstützen die Simulation passiver Bauelemente, die thermische Simulation und Alterungssimulation.

Als Forschungseinrichtung bietet das IHP auch Design-​Tool-Support für in der Entwicklung befindliche Technologien und Module an, um Entwicklern die Möglichkeit zu geben, Designs für Forschungs-​ und Benchmark-​Studien in einem sehr frühen Stadium der Entwicklung durchzuführen.

Ein neuer Bereich sind Anwendungen für extrem raue Umgebungen. Hier bieten und entwickeln wir Entwurfsmethodiken für das strahlungsharte Design.  Für kryogene Designs ist die PDK-​Entwicklung in Arbeit.

Um die Besonderheiten der IHP-​PDKs zu erlernen, stehen eine ausführliche Dokumentation, Video-​Tutorials und Designbeispiele zur Verfügung. Regelmäßige PDK-​Tutorials werden angeboten, um neue Benutzer zu schulen und neue Design-​Tools und Funktionen einzuführen. Ein spezieller Support-​Service ist über die PDK-​Web-Plattform des IHP verfügbar, um Lösungen für spezielle Probleme direkt von IHP-​Experten zu erhalten.

Die Design Kits unterstützen eine Mixed-Signal-Plattform von Cadence

Analog/Mixed-Signal Flow

  • Design Framework II (Cadence 6.1)
  • Schematic Design Umgebung (Cadence Virtuoso Schematic Editor)
  • Simulation
    • Simulation Cockpit: Analog Design Environment – ADE (Cadence)
    • RF: SpectreRF (Cadence)
    • analog: Spectre/APS (Cadence)
    • mixed-Signal: AMS Designer/XPS (Cadence)
  • kundenspezifisches Layout (Cadence Virtuoso Layout Editor)
  • Verifikation auf Layoutebene (Cadence Assura: DRC/LVS, Cadence QRC: parasitäre Extraktion, ausgewählte PDKs unterstützen Substrat-Rausch-Analyse)
  • ausgewählte PDKs unterstützen Cadence VPS für EMIR Analyse
  • PDKs für Analog Office und TexEDA sind über Partner verfügbar
  • Sonnet support für alle PDKs
  • ADS PDK mit Cadence-Operabilitätsmodus einschließlich Momentum und elektrothermischer Simulation
  • POLYTEDA PowerDRC/LVS und PVCLOUD:
    • DRC/LVS, Extraktion parasitärer Elemente und Fillergenerierung
    • Integration in Keysight ADS, Cadence Virtuoso und TexEDA LayTOOLS

Digital Design Flow

  • digitale Standardzellenbibliothek und IO-Zellen für 0,25 µm CMOS und 0,13 µm CMOS:
    • Verhaltensmodelle (Verilog)
    • Timing Files (LIB)
    • Abstracts (LEF)
  • digitale ECL Bibliothek, demnächst gegen Gebühr verfügbar
  • Simulation: ModelSim (Mentor Graphics), Incisive Enterprise Simulator IES (Cadence)
  • Logiksynthese: Design Compiler (Synopsys), RTL Compiler (Cadence)
  • formale Verifikation: Formality (Synopsys)
  • Scan Insertation und Test Pattern Generation: DFT Compiler/ TetraMax (Synopsys)
  • Place & Route: Encounter Digital Implementation System (Cadence)
    • OA Views für Digitalzellen verfügbar (Mixed-Signal-Flow)
  • Power Analyse: PrimeTime mit PrimePower Option (Synopsys)
  • Statische Timing Analyse: PrimeTime (Synopsys)

Bitte beachten Sie, dass die obigen Listen hinsichtlich der unterstützten Tools und Designflows unverbindlich sind.  Sollten Sie Fragen haben, kontaktieren Sie uns bitte.

Online-Tutorials sind in unserem Login-Bereich verfügbar »

Dr.-Ing. Frank Vater

IHP
Im Technologiepark 25
15236 Frankfurt (Oder)
Deutschland

Telefon: +49 335 5625 434
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